Fabbricazione dei circuiti integrati: litografia, FinFET e resa
Fasi del processo, litografia e criterio di Rayleigh, EUV, FinFET e gate-all-around, resa di Poisson dimostrata, costo per die con esempio, chiplet.
Un processore moderno contiene decine di miliardi di transistor su pochi centimetri quadrati di silicio, con dettagli di pochi nanometri, e viene prodotto a milioni di esemplari. La lezione sulla logica CMOS di Dispositivi elettronici ha introdotto la fabbricazione. Qui la vediamo più da vicino: le fasi del processo, la litografia e il suo limite di risoluzione, le strutture dei transistor moderni, e la resa, con la dimostrazione del modello di Poisson e il suo effetto sul costo di un chip, che spiega perché oggi i chip grandi si dividono in chiplet.
Le fasi del processo
Si parte da un wafer, un disco di silicio monocristallino purissimo di 300 mm di diametro. Su di esso si costruiscono i circuiti strato per strato, ripetendo centinaia di volte alcune operazioni fondamentali:
- ossidazione e deposizione di strati isolanti, conduttori e semiconduttori;
- litografia: si stende una resina sensibile alla luce, la si espone attraverso una maschera con il disegno dello strato, e la si sviluppa;
- attacco (etching), chimico o con plasma, che toglie il materiale non protetto dalla resina;
- drogaggio per impiantazione ionica, seguito da un riscaldamento rapido che ripara il reticolo e attiva gli atomi droganti;
- metallizzazione: i collegamenti in rame, fino a 15-20 livelli sovrapposti separati da isolanti a bassa costante dielettrica, realizzati con il processo damasceno (si scavano i solchi nell’isolante, si riempiono di rame e si spiana tutto per lucidatura chimico-meccanica).
La parte bassa, con i transistor, si chiama front end; quella alta, con i collegamenti, back end. Alla fine i circuiti si collaudano sul wafer, che viene tagliato nei singoli die, poi incapsulati.
La litografia
La dimensione minima che si riesce a stampare è limitata dalla diffrazione della luce. Il criterio di Rayleigh dà la risoluzione
![\[ R = k_1\,\frac{\lambda}{NA} \]](https://www.electronics-engineering.com/wp-content/ql-cache/quicklatex.com-29f62b9558655fe303d8a162ee76ecfa_l3.png "Rendered by QuickLaTeX.com")
con 
la lunghezza d’onda, 
l’apertura numerica dell’ottica e 
un fattore di processo, che le tecniche più raffinate spingono verso il limite teorico di 0,25. Per anni si è usata la luce ultravioletta a 193 nm, migliorata con l’immersione in acqua (che aumenta oltre 1) e con la multipla esposizione (dividendo un disegno fitto in due o quattro maschere). Oggi gli strati più fini si stampano con l’ultravioletto estremo (EUV) a 13,5 nm, prodotto da gocce di stagno colpite da un laser e focalizzato con specchi, perché a quella lunghezza d’onda nessun materiale è trasparente. Le macchine EUV sono tra gli strumenti più complessi mai costruiti.
I nomi dei processi (“3 nm”, “2 nm”) non corrispondono più a una dimensione fisica: sono etichette commerciali di una generazione. La distanza minima tra i gate dei transistor è di qualche decina di nanometri.
I transistor moderni
Il MOSFET planare non riesce più a controllare il canale quando è troppo corto (lezione sul MOSFET nanometrico). Dal 2011 si usa il FinFET: il canale è una sottile “pinna” verticale di silicio, avvolta dal gate su tre lati, che la controlla molto meglio. Dalle generazioni più recenti si passa ai transistor gate-all-around (a nanofogli), con il canale fatto di sottili strati orizzontali impilati e circondati completamente dal gate. L’isolante del gate non è più biossido di silicio ma un materiale ad alta costante dielettrica, con un gate metallico, per avere un forte accoppiamento senza correnti di perdita per effetto tunnel.
La resa
Non tutti i die di un wafer funzionano: particelle di polvere, difetti del cristallo, errori di litografia rovinano alcuni circuiti. La frazione dei die buoni è la resa (yield), ed è decisiva per il costo.
Teorema. Se i difetti fatali sono distribuiti a caso e in modo indipendente sul wafer, con densità media 
per unità di area, la resa di un die di area 
è
![\[ Y = e^{-D_0A} \]](https://www.electronics-engineering.com/wp-content/ql-cache/quicklatex.com-fbf1218f129d06276a924cbeadcbde92_l3.png "Rendered by QuickLaTeX.com")
Dimostrazione. Con difetti indipendenti e uniformi, il numero di difetti che cadono in un’area segue una distribuzione di Poisson di media 
: la probabilità di trovarne esattamente 
è 
. Il die funziona se non ne contiene nessuno: 
. ∎
Nella realtà i difetti tendono ad addensarsi e il modello di Poisson è un po’ pessimista per i die grandi; si usano varianti (Murphy, binomiale negativa), ma l’andamento esponenziale resta.
Esempio. Su un wafer da 300 mm entrano circa 640 die da 1 cm² e circa 143 die da 4 cm² (i bordi sprecano più spazio con i die grandi). Con 
per cm² le rese sono 90,5 % e 67 %: i die buoni sono circa 580 e circa 96. Il chip da 4 cm² ha quattro volte la superficie ma costa circa sei volte di più. Ecco perché i processori più grandi sono oggi costruiti con più chiplet: piccoli die ad alta resa, collaudati separatamente e montati insieme su un substrato o un interposer di silicio con collegamenti fittissimi. Si possono anche mescolare processi diversi, il più avanzato per la logica e uno più economico per le interfacce.
